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Signal Integrity
Signal Integrity






오늘날의 대부분의 디지털 설계는 더 이상 기존의 방법을 이용하여 해결 될 수 없는 특정 타이밍
요구사항을 부과하는 DDR 및 PCI Express 같은 High-Speed 인터페이스에 Signal Integrity 및
신뢰성을 유지하기 위해 복잡한 전략을 필요로 하는 디바이스와 기술이 통합되어 있다.

캐드스타 Signal Integrity Verify은 엔지니어가 구성, 제약, 탐구 그리고 위험을 최소화 하고
프로토 타입의 수를 줄이고 개발 주기를 단축 할 수 있는 디자인을 분석 가능하게 하는 완벽한
사전 및 사후 PCB layout Signal Integrity 툴셋을 제공한다.

캐드스타 PCB에 완벽하게 통합되어 있는 CADSTAR Signal Integrity Verify는
CADSTAR Place and Route high-speed router, Signal IntegrityVerify 그리고
Power Integrity Advance 툴을 위해 디자인 탐색 및 제약 조건 항목을 단순하게 하는
스프레드 시트 형태의 Constraint Manager를 사용한다.

그래픽 시나리오 편집기는 엔지니어의 디자인 목표를 달성 할 수 있는 가장 좋은 방법을 찾기위해
여러가지 설계 방법을 구현해 볼 수 있다. 엔지니어는 다른 termination style과 Net Topologies를
구현하기 위해 공급업체에서 제공 한 IBIS 모델 또는 내장된 Library에서 일반 모델을 사용하여
가상의 프로토 타입을 모델링 할 수 있다.

캐드스타 Signal Integrity Verify는 Transmission line 매개 변수를 분석하고 Reflection과 Crosstalk의
빠른 분석을 제공하고 타이밍 및 지연 특성을 측정하는 시간 및 주파수 영역 모드 모두에서 작동한다.
자동 신호 평가가 수치 데이터 포인트의 전체 범위를 제공하는 동안, 대화식 또는 배치 모드 옵션은
Impedance, coupled line, S-parameter, Fast Fourier transformation 및 eye diagram을 포함하여
결과의 범위를 반환 한다.

아래 목록들은 캐드스타 Signal Integrity Verify에서 제공하는 기능들이며 오른쪽 윈도우 탐색기
아이콘을 클릭하면 동영상 자료를 볼 수 있다.

   Scenario Edtor에서 가상의 Topologies 구성
    
     캐드스타 Scenario Edtor에서 가상의 Topologies 구성 동영상 보기       클릭